填空题 Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影响输出的。

问答题 设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

问答题 编写一个带异步清零、异步置位的D触发器。